设计模块 (module)没有时间的概念，它只对外部刺激做出反应。 我们将测试平台用于模拟的架构命名为 sim。 设计模块 (module)的架构 (architecture)被命名为 rtl，即 寄存器传输级别 (register-transfer level)，这也只是命名习惯。